dikutip dari beberapa sumber.
berikut penjelasan mengenai JK Flip Flop. D Flip Flop, Power Slave Flip Flop:
1. JK Flip Flop
Flip-flop JK yang diberi nama berdasarkan nama masukannya, yaitu J dan
K. Flip-flop ini mengatasi kelemahan flip-flop RS, yang tidak mengizinkan pemberian
masukan R=S= 1, dengan meng-AND-kan masukan dari luar dengan
keluaran seperti dilakukan pada flip-flop T. Rangkaiannya ditunjukkan pada gambar berikut:
gambar di atas adalah Rangkaian dasar dan karakteristik flip-flop JK
Dengan susunan ini, maka masukan J dan K berfungsi tepat sama dengan
masukan S dan R pada flip-flop RS, kecuali untuk J=K=1. Kalau pada flip-flop
RS masukan R=S=1 terlarang, maka pada flip-flop JK, masukan J=K=1 akan
membuat flip-flop JK berfungsi seperti flip-flop T.
Dari tabel keadaan-berikut yang ditunjukkan pada Gambar , dapat
diperoleh bahwa persamaan keadaan-berikut, disebut juga persamaan
karakteristik daripada flip-flop JK, yaitu:
Q+ = Q K+ Q J
Seperti dapat dilihat dari persamaan ini, keadaan flip-flop akan berubah untuk
setiap perubahan masukan J dan K. Ini berarti bahwa flip-flop JK ini bekerja
tak serempak. Untuk memperoleh flip-flop JK yang dapat bekerja serempak
dengan rangkaian lain perlu ditambahkan kelengkapan untuk penabuhan (clocking).
Ini dapat dilakukan dengan meng-AND-kan pulsa CP (clock Pulse) dengan
masukan K dan J seperti yang ditunjukkan pada Gambar 6.8. Perlu dicatat bahwa
untuk flip-flop yang peka terhadap perubahan pulsa negatif, pada masukan CP
diberikan lingkaran kecil seperti pada NOR dan NAND.
IC yang dipakai adalah 7473
2.Flip-flop D
Nama flip-flop ini berasal dari Delay. Flip-flop ini mempunyai hanya satu
masukan, yaitu D. Jenis flip-flop ini sangat banyak dipakai sebagai sel memori
dalam komputer. Pada umumnya flip-flop ini dilengkapi masukan penabuh seperti
ditunjukkan pada Gambar 6.10. Keluaran flip-flop D akan mengikuti
apapun keadaan D pada saat penabuh aktif, yaitu: Q+ = D. Perubahan itu terjadi
hanya apabila sinyal penabuh dibuat berlogika 1 (CP=1) dan tentunya akan
terjadi sesudah selang waktu tertentu, yaitu selama tundaan waktu pada flip-flop
itu. Bila masukan D berubah selagi CP = 0, maka Q tidak akan terpengaruh.
Keadaan Q selama CP= 0 adalah keadaan masukan D tepat sebelum CP berubah
menjadi 0. Dikatakan keadaan keluaran Q dipalang (latched) pada keadaan D
saat perubahan CP dari aktif ke tak-aktif.
Dengan susunan ini, maka masukan J dan K berfungsi tepat sama dengan
masukan S dan R pada flip-flop RS, kecuali untuk J=K=1. Kalau pada flip-flop
RS masukan R=S=1 terlarang, maka pada flip-flop JK, masukan J=K=1 akan
membuat flip-flop JK berfungsi seperti flip-flop T.
Dari tabel keadaan-berikut yang ditunjukkan pada Gambar , dapat
diperoleh bahwa persamaan keadaan-berikut, disebut juga persamaan
karakteristik daripada flip-flop JK, yaitu:
Q+ = Q K+ Q J
Seperti dapat dilihat dari persamaan ini, keadaan flip-flop akan berubah untuk
setiap perubahan masukan J dan K. Ini berarti bahwa flip-flop JK ini bekerja
tak serempak. Untuk memperoleh flip-flop JK yang dapat bekerja serempak
dengan rangkaian lain perlu ditambahkan kelengkapan untuk penabuhan (clocking).
Ini dapat dilakukan dengan meng-AND-kan pulsa CP (clock Pulse) dengan
masukan K dan J seperti yang ditunjukkan pada Gambar 6.8. Perlu dicatat bahwa
untuk flip-flop yang peka terhadap perubahan pulsa negatif, pada masukan CP
diberikan lingkaran kecil seperti pada NOR dan NAND.
IC yang dipakai adalah 7473
2.Flip-flop D
Nama flip-flop ini berasal dari Delay. Flip-flop ini mempunyai hanya satu
masukan, yaitu D. Jenis flip-flop ini sangat banyak dipakai sebagai sel memori
dalam komputer. Pada umumnya flip-flop ini dilengkapi masukan penabuh seperti
ditunjukkan pada Gambar 6.10. Keluaran flip-flop D akan mengikuti
apapun keadaan D pada saat penabuh aktif, yaitu: Q+ = D. Perubahan itu terjadi
hanya apabila sinyal penabuh dibuat berlogika 1 (CP=1) dan tentunya akan
terjadi sesudah selang waktu tertentu, yaitu selama tundaan waktu pada flip-flop
itu. Bila masukan D berubah selagi CP = 0, maka Q tidak akan terpengaruh.
Keadaan Q selama CP= 0 adalah keadaan masukan D tepat sebelum CP berubah
menjadi 0. Dikatakan keadaan keluaran Q dipalang (latched) pada keadaan D
saat perubahan CP dari aktif ke tak-aktif.
Gambar Flip-flop D. (a) rangkaian dengan NAND, (b) simbol,
(c) tabel kebenaran.
(c) tabel kebenaran.
Dapat dilihat bahwa sebenarnya flip-flop D berfungsi seperti apa yang dilakukan
oleh flip-flop JK bila masukan masukan K dihubungkan dengan komplemen
masukan J.
Master-Slave flip-flop
oleh flip-flop JK bila masukan masukan K dihubungkan dengan komplemen
masukan J.
IC yang dipakai
IC yang dipakai adalah IC 7474
Master-Slave flip-flop
IC yang dipakai IC 74105
Model operasi
Tidak ada komentar:
Posting Komentar